Klaus ten Hagen

Abstrakte Modellierung digitaler Schaltungen

VHDL vom funktionalen Modell bis zur Gatterebene

• Broschiertes Buch

Produktbeschreibung

Kommentare von erfahrenen Hardwareentwicklern: "Ich kenne kein Buch, daß die Modellierung von Hardware so grundlegend behandelt. Alle mir bekannten Bücher beschreiben die Sprache VHDL und bringen viele Beispiele, gehen aber nicht darauf ein, wie man entwickelt, was beim Umgang mit VHDL und Synthese alles passieren kann und welche Gedanken man sich machen sollte, bevor man beginnt, den Code zu hacken. Endlich einmal alles in einem Buch!"
"Das Buch gibt dem unerfahrenen Designer den richtigen Einstieg und dem erfahrenen den richtigen Umstieg. Es ist unglaublich, wie oft die Frage 'Was ist Abstract Modeling` gestellt wird. Hier ist die Antwort - theoretisch aufgearbeitet und mit praktischen Beispielen untermauert."

Produktdetails

• Verlag: Springer, Berlin
• Softcover reprint of the original 1st ed. 1995
• Seitenzahl: 648
• Erscheinungstermin: 22. Dezember 2011
• Deutsch
• Abmessung: 235mm x 155mm x 35mm
• Gewicht: 965g
• ISBN-13: 9783642796906
• ISBN-10: 3642796907
• Artikelnr.: 36113439

Inhaltsangabe

1 Einleitung.- 1.1 Behandelte Fragestellungen.- 1.2 Ergänzende Literatur.- 1.3 Entwurf.- 2 Rolle eines Modells bei der Verifikation.- 2.1 Verifikationsmethoden.- 2.2 Getrennte Verifikation von Funktion, Timing und Aufwand.- 2.3 Entwurfsfehler, Stimuli und Waveforms.- 2.4 Simulation, ASIC-Emulation oder Prototyp?.- 3 Modelle: Verbergen und Vernachlässigen.- 3.1 Signale.- 3.2 Strukturmodelle und deren Konfiguration.- 3.3 Verhaltensmodelle: Abstraktion statt Hierarchie.- 3.4 Simulatorkonzepte.- 3.5 Signalflußrichtung.- 3.6 Designprozesse.- 3.7 Abstrakte Modellierung.- 4 Strukturinformation (SI): Geometrie bis Kombinatorik.- 4.1 Abstraktionsmechanismen.- 4.2 Geometrie.- 4.3 Topologie.- 4.4 Gatterebene.- 4.5 Kombinatorik und Register (SI.CR).- 5 Strukturinformation (SI): FSM und Erweiterte FSM.- 5.1 Synchroner Entwurf.- 5.2 "Multiprocess" -Modellierung (SI.MP).- 5.3 "Single-Process" -Modellierung (SI.SP).- 5.4 EFSM: Getrennter Kontroll-und Datenzustand.- 6 (SI.ICS) Implizite Modellierung des Kontrollzustands: Herleitung.- 6.1 Kompakte Modellierung und Rescheduling.- 6.2 "Wait" -Anweisung statt "sensitivity list".- 6.3 "single-process" -Schablone einer (E)FSM.- 6.4 Modellierung mit bedingten Sprüngen.- 6.5 Modellierung mit strukturierten Sprachmitteln.- 6.6 Modellierung ohne eine lineare Zustandssequenz.- 7 Analyse der Kontrollpfade.- 7.1 Analogie auf der Gatterebene: Timinganalyse.- 7.2 Kontrollpfad-Analyse.- 7.3 Zyklen in vollständigen Kontrollpfaden.- 7.4 Notwendiges Scheduling und Durchsatzanpassung.- 8 Umformung durch Rescheduling.- 8.1 Analogie auf der Gatterebene: Retiming.- 8.2 Timing bei (SI.ICS).- 8.3 Regeln des Re-scheduling.- 8.4 Durchsatzanpassung durch Rescheduling.- 8.5 Automatisches Rescheduling.- 9 (SI.ICS): Schleifen, Beispiel undInitialisierung.- 9.1 "while" - und "for" -Schleifen.- 9.2 Implizite Zustandsmodellierung an einem Beispiel.- 9.3 SI.ICS: Vor- und Nachteile.- 9.4 "reset" - und "interrupt" -Modellierung.- 9.5 Bemerkungen.- 10 SI.ICD: Abstraktion "DSP-Block"?.- 10.1 Implementierung eines Algorithmus.- 10.2 Emulation einer "Datenfluß" -Simulation.- 10.3 Implizite Modellierung komplexer Datenpfade.- 10.4 EFSM-Konzept und Wert/Zeit-Relation.- 10.5 Abstraktionsgrad verschiedener Blöcke.- 10.6 Abstraktions stufen der Strukturinformation (SI).- 10.7 Bemerkungen.- 11 Vereinfachte Modellierung eines funktionalen Aspekts (FC).- 11.1 Verhalten nach der Aktivierung der "reset" -Leitung.- 11.2 Systemebene: Programmierbare Einheit.- 12 Abstrakte Datentypen (AD).- 12.1 Definition durch Bitfelder.- 12.2 Abstrakter Datentyp.- 12.3 Datentypen als ein Abstraktionsmechanismus.- 12.4 Übersicht: Stufen und Übergänge.- 12.5 Polymorphe Signale.- 13 Modellierung der Wert/Zeit-Relation (VT).- 13.1 Software versus Hardware.- 13.2 Zeitskalen der simulierten Zeit.- 13.3 Zweidimensionale Zeitskala in VHDL.- 13.4 Abstraktionstufen der Wert/Zeit-Relation.- 13.5 Transformationen.- 13.6 Stufen der Zerlegung ("Decomposition").- 14 Modellierung mit dem 'U'-Wert.- 14.1 Ursachen und Vermeidung zufälligen Verhaltens.- 14.2 'U'-Wert auf verschiedenen Abstraktionsebenen.- 14.3 Ausreichende Initialisierung.- 14.4 Erweiterung des Wertebereichs.- 14.5 Erweiterung der Modelle.- 14.6 RT-, Gatterebene und die Realität.- 14.7 Einführung von "std_ulogic" -Typen.- 14.8 Abstrakte Datentypen oder "std_ulogic" -Typen?.- 14.9 Bemerkungen.- 15 Entwurfsstudie: "WM".- 15.1 Schrittweises Zerlegen und Verfeinern.- 15.2 Spezifikation.- 15.3 VT.F: Früher Prototyp.- 15.4 VT.C:Ausgliederung des Objektes "WM".- 15.5 VT.FMA: Schnittstellen und Allokation.- 15.6 VT.MI: Zerlegung der Einheit WM und Scheduling.- 15.7 Diskussion der Entwurfsstudie WM.