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Os somadores de ponto flutuante são difíceis de implementar em dispositivos reconfiguráveis devido à complexidade do seu algoritmo. O trabalho proposto descreve a implementação de um somador de ponto flutuante utilizando processamento sequencial e concorrente em hardware reconfigurável. A implementação do somador de vírgula flutuante utilizando o processamento sequencial utiliza menos área de circuito integrado, mas com um aumento significativo do atraso combinacional e do período de relógio em comparação com o processamento simultâneo. A implementação do somador de vírgula flutuante utilizando o processamento simultâneo no Virtex 4 consome 7% da área de pastilha com um atraso combinacional de 24,201nsec sem offset e 27,891nsec com offset e a implementação do somador de vírgula flutuante no Spartan 2E utilizando o processamento simultâneo utiliza 401 fatias com um atraso combinacional de 56. 679nsec e consome 188908 Kbytes de memória, enquanto a implementação do mesmo no Spartan 2E utilizando o processamento sequencial consome 52% da área do chip com um atraso combinacional de 69,987nsec, o que implica que a velocidade de relógio do processamento concorrente é superior à do processamento sequencial, mas o consumo de área também é superior.