Architekturen für Ethernet-basierte Teilnehmer-zugangsnetzwerke
und deren Umsetzung in Hardware
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Die zunehmende Komplexität makroskopischer (Tele)Kommunikationsnetze sowie mikroskopischer On-Chip Kommunikationsarchitekturen resultiert in zahlreichen Problemstellungen und steigenden Anforderungen, z.B. in den Punkten Sicherheit und Skalierbarkeit. In dieser Dissertationsschrift werden dazu einerseits verschiedene Mechanismen im Bereich Ethernet-basierter Teilnehmerzugangsnetze für das Internet vorgestellt und diskutiert. Auf der anderen Seite wird eine Network-on-Chip-basierte Kommunikationsinfrastruktur entwickelt, welche für diese Mechanismen und System-on-Chip-Hardwaresysteme genutzt...
Die zunehmende Komplexität makroskopischer (Tele)Kommunikationsnetze sowie mikroskopischer On-Chip Kommunikationsarchitekturen resultiert in zahlreichen Problemstellungen und steigenden Anforderungen, z.B. in den Punkten Sicherheit und Skalierbarkeit. In dieser Dissertationsschrift werden dazu einerseits verschiedene Mechanismen im Bereich Ethernet-basierter Teilnehmerzugangsnetze für das Internet vorgestellt und diskutiert. Auf der anderen Seite wird eine Network-on-Chip-basierte Kommunikationsinfrastruktur entwickelt, welche für diese Mechanismen und System-on-Chip-Hardwaresysteme genutzt wird, um eine performante, flexible und skalierbare Verarbeitung der Pakete und Datenmassen zu gewährleisten. Die Lösungsansätze der Arbeit werden als voll funktionsfähige Hardware-Prototypen entwickelt und auf Basis von FPGA-Entwicklungsboards präsentiert.
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