Conceção e implementação de uma unidade MAC de 64 bits baseada em FPGA
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Atualmente, em VLSI, o tamanho, a potência e a velocidade da tecnologia são os principais constrangimentos à conceção de quaisquer circuitos. Nos multiplicadores normais, o atraso será maior e o número de cálculos também será maior. Por esse motivo, a velocidade dos circuitos concebidos com multiplicadores normais será baixa e consumirá mais energia. Este livro descreve a unidade de multiplicação e acumulação utilizando o multiplicador védico e as portas lógicas reversíveis DKG. O multiplicador védico é concebido utilizando o sutra Urdhava Triyagbhayam e a conceção do so...
Atualmente, em VLSI, o tamanho, a potência e a velocidade da tecnologia são os principais constrangimentos à conceção de quaisquer circuitos. Nos multiplicadores normais, o atraso será maior e o número de cálculos também será maior. Por esse motivo, a velocidade dos circuitos concebidos com multiplicadores normais será baixa e consumirá mais energia. Este livro descreve a unidade de multiplicação e acumulação utilizando o multiplicador védico e as portas lógicas reversíveis DKG. O multiplicador védico é concebido utilizando o sutra Urdhava Triyagbhayam e a conceção do somador é feita utilizando a lógica reversível para efetuar operações de alta velocidade. As portas lógicas reversíveis são também uma limitação essencial para o promissor domínio da computação quântica. O multiplicador Urdhava Triyagbhayam é utilizado para a função de multiplicação, a fim de reduzir os produtos parciais no processo de multiplicação e obter um concerto elevado e uma área menor. A lógica reversível é utilizada para obter menos potência. O MAC é concebido com código Verilog, a simulação e a síntese são efectuadas no compilador RTL da Xilinx e implementadas na placa FPGA Spartan 3e.
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