Gestión de la congestión de bajo coste para el NOC
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Las rápidas innovaciones en la tecnología de integración de circuitos han logrado integrar miles de millones de transistores en un solo chip. El avance en la tecnología de circuitos integrados ha planteado el reto de extraer la máxima ganancia de rendimiento de los recursos adicionales. En los últimos tiempos, los arquitectos de ordenadores han exhortado al diseño de muchos núcleos para satisfacer las necesidades de computación de la próxima generación. Se proponen chips equipados con un gran número de núcleos, con paralelismo dinámico y un uso modesto de la energía para satisfa...
Las rápidas innovaciones en la tecnología de integración de circuitos han logrado integrar miles de millones de transistores en un solo chip. El avance en la tecnología de circuitos integrados ha planteado el reto de extraer la máxima ganancia de rendimiento de los recursos adicionales. En los últimos tiempos, los arquitectos de ordenadores han exhortado al diseño de muchos núcleos para satisfacer las necesidades de computación de la próxima generación. Se proponen chips equipados con un gran número de núcleos, con paralelismo dinámico y un uso modesto de la energía para satisfacer las futuras necesidades de computación. Curiosamente, el rendimiento de la arquitectura multinúcleo depende en gran medida de la competencia de la red de interconexión en el chip. Las redes en chip (NoC) se han convertido en la columna vertebral de las arquitecturas multinúcleo. Sin embargo, el bajo rendimiento de la red debido a la congestión podría convertirse en un gran obstáculo en los futuros diseños multinúcleo. En el presente estudio, investigamos las causas de la congestión en las NoC y facilitamos formas de mitigar la amenaza del rendimiento. En particular, esta investigación se centra en proporcionar soluciones de gestión de la congestión rentables y adecuadas para las NoC.
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