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Le rapide innovazioni nella tecnologia di integrazione dei circuiti hanno integrato con successo miliardi di transistor su un singolo chip. L'avanzamento della tecnologia IC ha posto la sfida di estrarre il massimo guadagno di prestazioni dalle risorse aggiuntive. Negli ultimi tempi, gli architetti di computer hanno esortato il design many-core per soddisfare le esigenze di calcolo della prossima generazione. I chip, equipaggiati con un gran numero di core, con un parallelismo dinamico rinforzato e un uso modesto della potenza sono proposti per soddisfare le esigenze di calcolo future. È interessante notare che le prestazioni dell'architettura multi-core dipendono molto dalla competenza della rete di interconnessione on-chip. Le reti su chip (NoC) sono emerse come la spina dorsale delle architetture multi-core. Tuttavia, le scarse prestazioni della rete dovute alla congestione potrebbero diventare un grande ostacolo nei futuri progetti multi-core. Nella presente ricerca, indaghiamo le cause della congestione in NoCs e facilitiamo i modi per mitigare la minaccia delle prestazioni. In particolare, l'obiettivo di questa ricerca è quello di fornire soluzioni di gestione della congestione convenienti e adatte ai NoC.