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As inovações rápidas na tecnologia de integração de circuitos integraram com sucesso milhares de milhões de transístores num único chip. O avanço na tecnologia de circuitos integrados colocou o desafio de extrair o máximo ganho de desempenho de recursos adicionais. Em tempos recentes, os arquitectos de computadores exortaram muitos núcleos de desenho para satisfazer as necessidades de computação da próxima geração. Os chips, equipados com um grande número de núcleos, paralelismo dinâmico e utilização modesta de energia são propostos para satisfazer futuras necessidades de computação. Intrigantemente, o desempenho da arquitectura de muitos núcleos depende muito da competência da rede de interligação on-chip. As redes em chip (NoCs) surgiram como a espinha dorsal de arquitecturas com muitos núcleos. No entanto, o mau desempenho da rede devido ao congestionamento pode tornar-se um grande obstáculo nos futuros projectos multi-núcleo. Na presente investigação, investigamos as causas do congestionamento nos NoCs e facilitamos formas de mitigar a ameaça ao desempenho. Em particular, o foco desta investigação é fornecer soluções de gestão de congestionamento rentáveis e adequadas para os NoC.