Kapazitiv gekoppelte Impulsbelastung zur Evaluierung der Festigkeit von integrierten Schaltungen gegenüber elektrostatischen Entladungen
cc-TLP auf Waferlevel
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Diplomarbeit aus dem Jahr 2006 im Fachbereich Elektrotechnik, Note: 1.1, Universität der Bundeswehr München, Neubiberg (Eletrotechnik FH), Sprache: Deutsch, Abstract: Elektrostatische Entladungen (ESD) sind eine der Hauptausfallursachen integrierter Schaltungen. Mittels ESD-Belastungsmodellen wird versucht, eine Schaltung auf Auf-fälligkeiten bezüglich elektrostatischer Entladung zu untersuchen. Das dabei häufig eingesetzte CDM Verfahren (Charged Device Model) bietet jedoch nicht die Möglichkeit ESD-Belastungen bereits frühzeitig auf dem Wafer durchzuführen. Das in dieser Diplomarbeit ...
Diplomarbeit aus dem Jahr 2006 im Fachbereich Elektrotechnik, Note: 1.1, Universität der Bundeswehr München, Neubiberg (Eletrotechnik FH), Sprache: Deutsch, Abstract: Elektrostatische Entladungen (ESD) sind eine der Hauptausfallursachen integrierter Schaltungen. Mittels ESD-Belastungsmodellen wird versucht, eine Schaltung auf Auf-fälligkeiten bezüglich elektrostatischer Entladung zu untersuchen. Das dabei häufig eingesetzte CDM Verfahren (Charged Device Model) bietet jedoch nicht die Möglichkeit ESD-Belastungen bereits frühzeitig auf dem Wafer durchzuführen. Das in dieser Diplomarbeit vorgestellten Verfahren (Capacitive Coupled - Transmission Line Pulser (CC-TLP) Verfahren auf Waferlevel) erlaubt eine Emulation des CDM auf gehäuselosen Schaltungen. Mittels eines kapazitiv gekoppelten vf TLP Pulses wird dabei ein Pin oder ein Pad der Schaltung belastet. Die Gefahr einer Frühentladung durch Funkenüberschlag (Luftentladung) besteht bei diesem Verfahren nicht. Es wird somit eine bessere Reproduzierbarkeit erreicht.Die Schwerpunkte dieser Diplomarbeit liegen in der Optimierung des Messaufbaus und dem Vergleich der Ergebnisse mit bereits vorhandenen Messungen der gleichen Schaltung. ...Es kann festgehalten werden, dass eine Schaltung welche sich als robust gegenüber CC-TLP Belastungen auf Waferlevel erweißt, unabhängig vom Gehäuse auch keine Beeinträchtigungen durch CDM-Belastungen zeigen wird. Diese frühzeitige Möglichkeit, der Überprüfung der CDM-Festigkeit von Schaltungen, sollte einen nicht unerheblichen Zeit- und Kostenvorteil bieten.Der industrielle Einsatz des CC-TLP Verfahrens auf Waferlevel wird als Ergänzung des CDM-Verfahren gesehen. Eine Standardisierung dieses Verfahrens durch die ESDA (Electrostatic Discharge Association) wird vorgeschlagen.
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