Logische tijd @ Werk voor de modellering en analyse van ingebedde systemen
Grondslagen van het UML/MARTE-tijdmodel
Versandkostenfrei!
Versandfertig in 6-10 Tagen
25,99 €
inkl. MwSt.
PAYBACK Punkte
13 °P sammeln!
Logische tijd is een ontspannen vorm van tijd die wordt bevorderd door synchrone talen die functioneel, elastisch (kan worden geabstraheerd of verfijnd) en veelvormig zijn. Al deze eigenschappen maken de logische tijd ook in de ontwerptijd adequaat, terwijl precieze fysieke tijdsaantekeningen alleen in latere na-synthesestadia van belang zouden moeten zijn. De Clock Constraint Specification Language (CCSL) is een concrete taal gewijd aan het modelleren en analyseren van logische tijdseigenschappen. CCSL werd in eerste instantie gedefinieerd als een begeleider van het tijdsmodel van het UML-pro...
Logische tijd is een ontspannen vorm van tijd die wordt bevorderd door synchrone talen die functioneel, elastisch (kan worden geabstraheerd of verfijnd) en veelvormig zijn. Al deze eigenschappen maken de logische tijd ook in de ontwerptijd adequaat, terwijl precieze fysieke tijdsaantekeningen alleen in latere na-synthesestadia van belang zouden moeten zijn. De Clock Constraint Specification Language (CCSL) is een concrete taal gewijd aan het modelleren en analyseren van logische tijdseigenschappen. CCSL werd in eerste instantie gedefinieerd als een begeleider van het tijdsmodel van het UML-profiel voor MARTE. Het is nu een volwaardige domeinspecifieke modelleertaal geworden voor het vastleggen van causale, chronologische en tijdsgebonden relaties. Het zou een aanvulling moeten zijn op andere syntactische modellen om hun onderliggende rekenmodel vast te leggen. Dit boek begint met het beschrijven van de historische modellen van gelijktijdigheid die de bouw van CCSL hebben geïnspireerd. Vervolgens wordt CCSL geïntroduceerd en gebruikt om bibliotheken te bouwen die gewijd zijn aan twee opkomende standaardmodellen uit de automotive (East-ADL) en de avionic (AADL) domeinen. Tot slot wordt een op waarnemers gebaseerde techniek gepresenteerd om Esterel- en VHDL-implementaties te verifiëren aan de hand van CCSL-specificaties.
Andere Kunden interessierten sich für
