Zaproponowano nowy algorytm kontroli przeci¿¿enia, aby zapobiec przeci¿¿eniom w nadawanych architekturach wieloprocesorowych z wieloma kolejkami wej¿ciowymi.Przed i po zastosowaniu algorytmu zebrano dane dotycz¿ce wydajnöci, takie jak ¿redni czas oczekiwania na wej¿cie, ¿redni czas reakcji sieci i ¿rednie wykorzystanie procesora. Dla modelu ruchu klient-serwer zaproponowany algorytm jest w stanie zmniejszy¿ ¿redni czas oczekiwania na wej¿cie o 13,99% do 20,39% w 4 w¿tkach i 18,11% do 29,47% dla 8 w¿tków, ¿redni czas odpowiedzi sieci o 8,76% do 20,36% dla 4 w¿tków i 8,63% do 23,05% dla 8 w¿tków oraz zwi¿kszy¿ ¿rednie wykorzystanie procesora o 1,92% do 6,63% dla 4 w¿tków i 2,5% do 13,10% dla 8 w¿tków. W przypadku modelu asynchronicznego przekazywania wiadomöci, proponowany algorytm jest w stanie skróci¿ ¿redni czas oczekiwania na dane wej¿ciowe o 9,22% do 17,07% przy wykorzystaniu 4 w¿tków i 11,04% do 20,22% przy wykorzystaniu 8 w¿tków, ¿redni czas odpowiedzi sieci o 27,33% do 40,82% przy wykorzystaniu 4 w¿tków i 40,75% do 47,80% przy wykorzystaniu 8 w¿tków oraz zwi¿kszy¿ ¿rednie wykorzystanie procesora o 3,22% do 5,88% przy wykorzystaniu 4 w¿tków i 1,62% do 6,21% przy wykorzystaniu 8 w¿tków.