Andere Kunden interessierten sich auch für
![Proektirowanie i realizaciq 4-bitnogo registra sdwiga s ispol'zowaniem logiki 2PASCL]( "Proektirowanie i realizaciq 4-bitnogo registra sdwiga s ispol'zowaniem logiki 2PASCL")
Proektirowanie i realizaciq 4-bitnogo registra sdwiga s ispol'zowaniem logiki 2PASCL13,99 €![Conceção e implementação de uma unidade MAC de 64 bits baseada em FPGA]( "Conceção e implementação de uma unidade MAC de 64 bits baseada em FPGA")
Conceção e implementação de uma unidade MAC de 64 bits baseada em FPGA23,99 €![Design and Implementation of FPGA based 64 bit MAC Unit]( "Design and Implementation of FPGA based 64 bit MAC Unit")
Design and Implementation of FPGA based 64 bit MAC Unit23,99 €![Conception et implémentation d'une unité MAC 64 bits basée sur un FPGA]( "Conception et implémentation d'une unité MAC 64 bits basée sur un FPGA")
Conception et implémentation d'une unité MAC 64 bits basée sur un FPGA23,99 €![Progettazione e implementazione di un'unità MAC a 64 bit basata su FPGA]( "Progettazione e implementazione di un'unità MAC a 64 bit basata su FPGA")
Progettazione e implementazione di un'unità MAC a 64 bit basata su FPGA23,99 €![Innowacionnyj CBIR w registracii towarnyh znakow: Razrabotka i realizaciq]( "Innowacionnyj CBIR w registracii towarnyh znakow: Razrabotka i realizaciq")
Innowacionnyj CBIR w registracii towarnyh znakow: Razrabotka i realizaciq39,99 €![Razrabotka i realizaciq gibridnoj kriptograficheskoj tehniki s ispol'zowaniem AES]( "Razrabotka i realizaciq gibridnoj kriptograficheskoj tehniki s ispol'zowaniem AES")
Razrabotka i realizaciq gibridnoj kriptograficheskoj tehniki s ispol'zowaniem AES13,99 €
V nastoqschee wremq w VLSI razmer, moschnost' i skorost' tehnologii qwlqütsq osnownymi ogranicheniqmi pri proektirowanii lübyh shem. V obychnyh umnozhitelqh zaderzhka budet bol'she, i kolichestwo wychislenij takzhe budet bol'she. Iz-za ätogo skorost' shem, razrabotannyh s ispol'zowaniem obychnyh umnozhitelej, budet nizkoj, i oni budut potreblqt' bol'she änergii. V ätoj knige opisywaetsq blok umnozheniq i nakopleniq s ispol'zowaniem wedicheskogo umnozhitelq i obratimyh logicheskih wentilej DKG. Vedicheskij umnozhitel' razrabotan s ispol'zowaniem sutry Urdhava Triyagbhayam, a summator - s ispol'zowaniem obratimoj logiki dlq wypolneniq wysokoskorostnyh operacij. Obratimye logicheskie zatwory takzhe qwlqütsq suschestwennym ogranicheniem dlq perspektiwnoj oblasti kwantowyh wychislenij. Umnozhitel' Urdhava Triyagbhayam ispol'zuetsq dlq funkcii umnozheniq, chtoby umen'shit' chastichnye produkty w processe umnozheniq i poluchit' wysokuü proizwoditel'nost' pri men'shej ploschadi. Dlq snizheniq änergopotrebleniq ispol'zuetsq obratimaq logika. MAC razrabotan s ispol'zowaniem koda Verilog, modelirowanie, sintez wypolneny w oboih kompilqtorah RTL s ispol'zowaniem Xilinx i realizowany na plate Spartan 3e FPGA.