Reduzierung der Testzeit während des Designs für Testbarkeit

Reduzierung der Testzeit während des Designs für Testbarkeit

ASIC-Entwurf

Versandkostenfrei!
Versandfertig in 6-10 Tagen
43,90 €
inkl. MwSt.
PAYBACK Punkte
0 °P sammeln!
Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. ...