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Ich stelle einige Techniken zur Verringerung der Gate- und sonstigen Leckverluste in Deep-Sub-Micron-SRAM-Speichern vor. In diesem Buch werden SRAM-Operationen im Detail beschrieben. Außerdem werden verschiedene transistoreigene Leckagemechanismen besprochen, darunter schwache Inversion, Drain-induzierte Barrierenabsenkung, Gate-induzierte Drain-Leckage und Gate-Oxid-Tunneling. Schließlich untersucht das Buch verschiedene Schaltungstechniken zur Verringerung des Leckstromverbrauchs. Die W/L-Verhältnisse werden aus den Gleichungen für den Strom in den Transistoren (Linear- und Sättigungsmodus) für einen reibungslosen Lese-/Schreibbetrieb von 0 und 1 berechnet. Ich verwende W1/W3 = 1,5 und W4/W6 = 1,5. Ich habe zunächst einen konventionellen SRAM-Speicher entworfen und den Leckstrom in verschiedenen Technologien beobachtet. In der 90-nm-Technologie weist konventioneller SRAM einen Leckstrom von 1,87nA im eingeschwungenen Zustand auf. Die Methode des Data Retention Gated Ground Cache (DGR-Cache) reduziert den Leckstrom auf 100pA. Die Drowsy-Cache-Methode reduziert den Leckstrom auf 84pA.