Andere Kunden interessierten sich auch für
![Entwurf von SRAM mit geringem Leckstrom]( "Entwurf von SRAM mit geringem Leckstrom")
Entwurf von SRAM mit geringem Leckstrom39,90 €![BIST mit geringem Stromverbrauch für VLSI-Digitalschaltungen]( "BIST mit geringem Stromverbrauch für VLSI-Digitalschaltungen")
BIST mit geringem Stromverbrauch für VLSI-Digitalschaltungen84,90 €![SRAM-Design in Nanometer-Technologien]( "SRAM-Design in Nanometer-Technologien")
SRAM-Design in Nanometer-Technologien60,90 €![Asynchroner Logikentwurf mit geringem Energieverbrauch für Viterbi-Dekoder]( "Asynchroner Logikentwurf mit geringem Energieverbrauch für Viterbi-Dekoder")
Asynchroner Logikentwurf mit geringem Energieverbrauch für Viterbi-Dekoder39,90 €![Fehlertolerante Latches und Flip-Flops mit geringem Stromverbrauch]( "Fehlertolerante Latches und Flip-Flops mit geringem Stromverbrauch")
Fehlertolerante Latches und Flip-Flops mit geringem Stromverbrauch61,90 €![Untersuchung von Routing-Methoden in einem VLSI-Szenario mit geringem Stromverbrauch]( "Untersuchung von Routing-Methoden in einem VLSI-Szenario mit geringem Stromverbrauch")
Untersuchung von Routing-Methoden in einem VLSI-Szenario mit geringem Stromverbrauch79,90 €![CEC370 LC-Design mit geringem Stromverbrauch]( "CEC370 LC-Design mit geringem Stromverbrauch")
CEC370 LC-Design mit geringem Stromverbrauch43,90 €
Ich stelle einige Techniken zur Verringerung der Gate- und sonstigen Leckverluste in Deep-Sub-Micron-SRAM-Speichern vor. In diesem Buch werden SRAM-Operationen im Detail beschrieben. Außerdem werden verschiedene transistoreigene Leckagemechanismen besprochen, darunter schwache Inversion, Drain-induzierte Barrierenabsenkung, Gate-induzierte Drain-Leckage und Gate-Oxid-Tunneling. Schließlich untersucht das Buch verschiedene Schaltungstechniken zur Verringerung des Leckstromverbrauchs. Die W/L-Verhältnisse werden aus den Gleichungen für den Strom in den Transistoren (Linear- und Sättigungsmodus) für einen reibungslosen Lese-/Schreibbetrieb von 0 und 1 berechnet. Ich verwende W1/W3 = 1,5 und W4/W6 = 1,5. Ich habe zunächst einen konventionellen SRAM-Speicher entworfen und den Leckstrom in verschiedenen Technologien beobachtet. In der 90-nm-Technologie weist konventioneller SRAM einen Leckstrom von 1,87nA im eingeschwungenen Zustand auf. Die Methode des Data Retention Gated Ground Cache (DGR-Cache) reduziert den Leckstrom auf 100pA. Die Drowsy-Cache-Methode reduziert den Leckstrom auf 84pA.