Andere Kunden interessierten sich auch für
![Synthese van asynchrone circuits op basis van Simulink-specificaties]( "Synthese van asynchrone circuits op basis van Simulink-specificaties")
Synthese van asynchrone circuits op basis van Simulink-specificaties38,99 €![Synthese von asynchronen Schaltungen aus Simulink-Spezifikationen]( "Synthese von asynchronen Schaltungen aus Simulink-Spezifikationen")
Synthese von asynchronen Schaltungen aus Simulink-Spezifikationen59,00 €![Síntese de Circuitos Assíncronos a partir das Especificações Simulink]( "Síntese de Circuitos Assíncronos a partir das Especificações Simulink")
Síntese de Circuitos Assíncronos a partir das Especificações Simulink38,99 €![Synthèse des circuits asynchrones à partir des spécifications de Simulink]( "Synthèse des circuits asynchrones à partir des spécifications de Simulink")
Synthèse des circuits asynchrones à partir des spécifications de Simulink38,99 €![Sintesi di circuiti asincroni dalle specifiche di Simulink]( "Sintesi di circuiti asincroni dalle specifiche di Simulink")
Sintesi di circuiti asincroni dalle specifiche di Simulink38,99 €![Sintez asinhronnyh shem iz specifikacij Simulink]( "Sintez asinhronnyh shem iz specifikacij Simulink")
Sintez asinhronnyh shem iz specifikacij Simulink38,99 €![Implementierung von 2d DCT variabler Größe für die Bildkompression]( "Implementierung von 2d DCT variabler Größe für die Bildkompression")
Implementierung von 2d DCT variabler Größe für die Bildkompression39,90 €
Niniejsza praca przedstawia podej¿cie do automatycznej syntezy diagramów Simulinka w uk¿ady asynchroniczne. Jest ono oparte na ¿rodowisku CodeSimulink co-design, narz¿dziu opracowanym na Politecnico di Torino, zdolnym do konwersji diagramów Simulinka na implementacje synchroniczne. ¿rodowisko to zostäo rozszerzone na dwa ró¿ne sposoby w celu zintegrowania go z konwencjonalnymi przep¿ywami FPGA i ASIC. System generowany dla uk¿adów FPGA jest oparty na implementacji bundled-data, która wymaga szczególnej uwagi zarówno podczas syntezy jak i rozmieszczania w celu zachowania poprawno¿ci uk¿adu. Diagramy Simulink s¿ kompilowane do standardowego j¿zyka VHDL i syntezowane za pomoc¿ konwencjonalnych narz¿dzi dostarczanych przez producentów uk¿adów scalonych. Uzyskany kod jest ograniczony do unikania niepo¿¿danych optymalizacji syntezy oraz do implementacji "regionu ekwipotencjalnego" niezb¿dnego do syntezy poprawnych projektów samowyzwalaj¿cych. Implementacja ASIC wykorzystuje Timeless Design Environment firmy Handshake Solutions, komercyjny ¿äcuch narz¿dzi zdolny do syntezy specyfikacji Haste do asynchronicznej logiki. Testy eksperymentalne wykazäy dobre wyniki generuj¿c mniejsze obwody nawet ni¿ kod pisany r¿cznie.