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Ce travail présente deux cellules d'additionneur complet à haute vitesse et à faible puissance conçues avec des structures logiques internes alternatives, des styles logiques GDI (Gate Diffusion Input) et des styles logiques CMOS hybrides pour réduire le Power Delay Product (PDP). Ce module additionneur a été conçu pour être à faible consommation, à haute vitesse et à pleine tension. La première conception utilise une logique hybride. La deuxième conception élimine le besoin de portes XOR/XNOR pour la conception de cellules d'additionneur complètes et utilise le GDI (Gate-Diffusion-Input) pour fournir un composant numérique à faible consommation, à haute vitesse et à pleine tension. Ce travail compare la vitesse et la consommation d'énergie d'autres additionneurs complets à faible PDP. Tous les additionneurs complets ont été conçus avec la technologie 180nm et testés à l'aide d'un banc d'essai complet qui mesure le courant d'entrée-sortie et le courant d'alimentation. Les simulations devraient montrer que l'additionneur complet proposé présente un avantage de 80 % en termes de PDP par rapport à son homologue.