Kniga posvyashchena SystemVerilog - yazyku opisaniya apparatury, ispol'zuemomu dlya modelirovaniya elektronnyh sistem. Razrabotchiki SystemVerilog sdelali ego sintaksis pohozhim na sintaksis yazyka S, chto uproshchaet osvoenie. Predpolagaetsya, chto u chitatelya est' bazovaya podgotovka v oblasti skhemotekhniki i programmirovaniya. Material po yazyku daetsya vmeste s materialom po logicheskomu proektirovaniyu, tak chto kniga mozhet ispol'zovat'sya v kachestve uchebnogo posobiya dlya kursov cifrovoj skhemotekhniki i arhitektury komp'yuterov. V sovremennyh podhodah k proektirovaniyu apparatury proverka modeli (verifikaciya) ne menee vazhna, chem ee razrabotka. SystemVerilog predlagaet konstrukcii, pozvolyayushchie luchshe otrazit' inzhenernyj zamysel v modelyah, programmnye abstrakcii, uproshchayushchie razrabotku testovyh okruzhenij, utverzhdeniya, obespechivayushchie proverku povedeniya slozhnyh sistem, a takzhe sredstva izmereniya funkcional'nogo pokrytiya v processe verifikacii. Izdanie budet polezno studentam, prohodyashchim vvodnyj kurs cifrovoj skhemotekhniki, a takzhe razrabotchikam, kotorye znakomy s Verilog ili VHDL, no zhelayut osvezhit' svoi navyki ili nuzhdayutsya v kratkom spravochnike po SystemVerilog.
Dieser Download kann aus rechtlichen Gründen nur mit Rechnungsadresse in A, B, BG, CY, CZ, D, DK, EW, E, FIN, F, GR, H, IRL, I, LT, L, LR, M, NL, PL, P, R, S, SLO, SK ausgeliefert werden.