Andere Kunden interessierten sich auch für
![Mise en ¿uvre ASIC du multiplicateur de Pezaris dans les architectures FFT DIT]( "Mise en ¿uvre ASIC du multiplicateur de Pezaris dans les architectures FFT DIT")
Mise en ¿uvre ASIC du multiplicateur de Pezaris dans les architectures FFT DIT26,99 €![ASIC-Implementierung des Pezaris-Multiplikators in DIT-FFT-Architekturen]( "ASIC-Implementierung des Pezaris-Multiplikators in DIT-FFT-Architekturen")
ASIC-Implementierung des Pezaris-Multiplikators in DIT-FFT-Architekturen39,90 €![Implementazione ASIC del moltiplicatore di Pezaris nelle architetture FFT DIT]( "Implementazione ASIC del moltiplicatore di Pezaris nelle architetture FFT DIT")
Implementazione ASIC del moltiplicatore di Pezaris nelle architetture FFT DIT26,99 €![ASIC Implementação do Multiplicador Pezaris em Arquitecturas DIT FFT]( "ASIC Implementação do Multiplicador Pezaris em Arquitecturas DIT FFT")
ASIC Implementação do Multiplicador Pezaris em Arquitecturas DIT FFT26,99 €![ASIC Implementation of Pezaris Multiplier in DIT FFT Architectures]( "ASIC Implementation of Pezaris Multiplier in DIT FFT Architectures")
ASIC Implementation of Pezaris Multiplier in DIT FFT Architectures26,99 €![ASIC-realizaciq malomoschnogo FP-AU s ispol'zowaniem obratimoj logiki]( "ASIC-realizaciq malomoschnogo FP-AU s ispol'zowaniem obratimoj logiki")
ASIC-realizaciq malomoschnogo FP-AU s ispol'zowaniem obratimoj logiki13,99 €![Realizaciq uprawleniq skorost'ü dwigatelq postoqnnogo toka]( "Realizaciq uprawleniq skorost'ü dwigatelq postoqnnogo toka")
Realizaciq uprawleniq skorost'ü dwigatelq postoqnnogo toka13,99 €
Umnozhiteli s bol'shoj dlinoj razrqda okazywaüt bol'shoe wliqnie na proizwoditel'nost' cifrowyh shem wo mnogih prilozheniqh, takih kak kriptografiq, cifrowaq obrabotka signalow i obrabotka izobrazhenij. Proizwoditel'nost' mnogih wychislitel'nyh zadach chasto zawisit ot skorosti wypolneniq operacii umnozheniq. V ätoj knige daetsq kratkij obzor razlichnyh umnozhitelej, takih kak umnozhiteli Bau-Vuli, Pezarisa, massiwa, Buta, wedicheskie umnozhiteli i umnozhiteli na osnowe kompressora. Osnownaq cel' - srawnit' razlichnye tipy umnozhitelej s tochki zreniq änergopotrebleniq, ploschadi i zaderzhki. Jeti koncepcii znakowogo umnozheniq realizowany na qzyke Verilog HDL i wnedreny w Cadence RTL Compiler s ispol'zowaniem 180-nm tehnologii.