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Produktbild: Writing Testbenches: Functional Verification of HDL Models
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Writing Testbenches: Functional Verification of HDL Models

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209,99 € UVP 235,39 €

inkl. gesetzl. MwSt., Versandkostenfrei


Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

21.10.2012

Abbildungen

XXX, 478 p.

Verlag

Springer Us

Seitenzahl

478

Maße (L/B/H)

23,5/15,5/2,8 cm

Gewicht

768 g

Auflage

Second Edition 2003

Sprache

Englisch

ISBN

978-1-4613-5012-5

Beschreibung

Rezension

"Brilliant. Janick Bergeron has built on his ground-breaking first version of
Writing Testbenches
in this second edition..."



(Grant Martin, Fellow, Cadence Berkeley Labs)



"In the latest edition, Mr. Bergeron continues to keep pace with the industry while providing world-class solutions to the verification problem..."



(Chris Macinonski, Senior Engineer, Qualis Design Corp.)



"Many companies out there now owe their current verification methodologies to this book. From it they have learned the secrets of efficiency, effectiveness and re-use as they apply to verification..."



(Brian Bailey, Chief Technologist, Mentor Graphics Corp.)



"A must have bible for understanding verification issues and techniques with HDLs and HVLs, and for writing effective, readable and reusable testbenches within a best-in-class verification process."



(Ben Cohen, VhdlCohen Training)

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Einband

Taschenbuch

Erscheinungsdatum

21.10.2012

Abbildungen

XXX, 478 p.

Verlag

Springer Us

Seitenzahl

478

Maße (L/B/H)

23,5/15,5/2,8 cm

Gewicht

768 g

Auflage

Second Edition 2003

Sprache

Englisch

ISBN

978-1-4613-5012-5

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

Email: ProductSafety@springernature.com

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  • 1 What is Verification?.- What is a Testbench?.- The Importance of Verification.- Reconvergence Model.- The Human Factor.- What Is Being Verified?.- Functional Verification Approaches.- Testing Versus Verification.- Design and Verification Reuse.- The Cost of Verification.- Summary.- 2 Verification Tools.- Linting Tools.- Simulators.- Verification Intellectual Property.- Waveform Viewers.- Functional Coverage.- Verification Languages.- Assertions.- Revision Control.- Issue Tracking.- Metrics.- Summary.- 3 The Verification Plan.- The Role of the Verification Plan.- Levels of Verification.- Verification Strategies.- From Specification to Features.- Directed Testbenches Approach.- Coverage-Driven Random-Based Approach.- Summary.- 4 High-Level Modeling.- Behavioral versus RTL Thinking.- You Gotta Have Style!.- Structure of Behavioral Code.- Data Abstraction.- Object-Oriented Programming.- Aspect-Oriented Programming.- The Parallel Simulation Engine.- Race Conditions.- Verilog Portability Issues.- Summary.- 5 Stimulus and Response.- Reference Signals.- Simple Stimulus.- Simple Output.- Complex Stimulus.- Bus-Functional Models.- Response Monitors.- Transaction-Level Interface.- Summary.- 6 Architecting Testbenches.- Test Harness.- VHDL Test Harness.- Design Configuration.- Self-Checking Testbenches.- Directed Stimulus.- Random Stimulus.- Summary.- 7 Simulation Management.- Behavioral Models.- Pass or Fail?.- Managing Simulations.- Regression.- Summary.- Appendix A Coding Guidelines.- Directory Structure.- VHDL Specific.- Verilog Specific.- General Coding Guidelines.- Comments.- Layout.- Syntax.- Debugging.- Naming Guidelines.- Capitalization.- Identifiers.- Constants.- HDL & HVL Specific.- Filenames.- HDL Coding Guidelines.- Structure.- Layout.- VHDL Specific.- Verilog Specific.- Appendix B Glossary.- Afterwords.